题目设计74LS160计数器功能模块学习使用VHDL语言设计时序电路。VHDL语言设计 method灵活多样，既支持自顶向下设计 method，也支持自底向上设计method；模块化设计 method和层次化设计 method都支持，写完后保存，1.将设计项目设置为项目，为了处理输入设计项目，必须将设计文件设置为项目。
1、请问写好一个VHDL程序后,怎么样一步步到仿真?写完后，保存。将设计 PROJECT设置为项目。为了处理输入设计项目，您必须将设计 file设置为项目。如果设计项目由多个设计文件组成，那么应该将它们的主文件，即顶层文件设置为项目。如果要单独编译、模拟和测试其中一个底层文件，必须先将其设置为Projcet。即设计 project需要进行编译、模拟等操作，将哪个项目设置为该项目。
选择此项后，可以看到菜单上方的标题栏显示了设置文件的路径。(前面部分是当前编译器指向的项目文件的名称)。这个特别重要，下面设计要特别注意这个路径是否指向正确！如果已经指向了要编译的文件，就不用再设置为项目了。2.如果文件设计没有打开，执行菜单名，然后在弹出的ProjectName窗口中找到文件夹和文件名。此时选择该文件作为本次的项目文件设计。
2、用 vhdl语言实现8位并转串电路和串转并电路,求大神指导!!急用!!library IEEE；use IEEE . STD _ logic _ 1164 . all；use IEEE . STD _ logic _ arith . all；use IEEE . STD _ logic _ unsigned . all；entityscisport(clk，rxd:instd _ logic；data:out STD _ logic _ vector(7 down to 0))；endscarchitecturer 8251 oscissignalcount:STD _ logic _ vector(3 downto 0):0000；signal do _ latch:STD _ logic _ vector(7 down to 0)；signald _ FB:STD _ logic _ vector(9 downto 0)；signalrxdf:STD _ logic；signal rdfull:STD _ logic:“0”；开始数。
