如何用ISE软件把verilog语言写的程序转换成电路图？Xilinx ise错误求助(1)编程dcm时钟控制测试程序时，设置了ip，实例化了输出。合成过程中出错:XST:2035 porthasillegalconnections，这个portisconnectedtoaninputbufferdother组件，找到的解决方案是禁用自动I/obufferinterference功能，具体方法是右键合成，然后属性> Xilinxspecificances。
首先，单击new project后，在ISE14.4. 2中创建新项目...，将出现createanewproject对话框，红色框中有一个英文名称。在三个好名字之后，点击下一步。然后出现以下对话框。根据芯片手册，正确设置红色部分。点击next.4出现如下对话框，点击finish不做修改。5在左上角的层次框中，如下图所示。
先点击VerilogModule，然后重命名，再勾选addtoproject，按照图中箭头一步一步来。然后单击下一步。接下来会出现以下对话框。之后出现如下对话框，不需要修改，点击完成即可。如下图所示，可以开始写程序来设置PLL。用红色1填写端口，用红色2写出描述语言。如下图所示，要填写的内容在红框里。
BRAM是一个RAM，和普通的RAM操作一样。读、写、地址、数据的时序很简单。之所以叫BRAM(块RAM)是相对于分布式RAM而言的。两者的区别在于FPGA使用了哪些资源。对于我们这样的新手用户来说，我们看到的BRAM只是一个黑盒，在你的设计中实例化CoreGenerate生成的模块就可以了。它是一种面向对象的编程语言，支持分布式编程。
重点是找出各个模块的接口:输入输出的目的地和同步的时钟。一些行业标准化的信号命名关键字应该是敏感的:如ce、vld、en、rdy、sof、eof等。1.下载一个UltraEdit并使用它来查看代码。它将被着色。2.双击信号名称选择跟踪信号，然后ctrl F(或F3)就可以找到所有出现的位置。3.如果状态机不能理解，可以根据程序画出跳转状态来帮助理解。
模块实例化。以verilog为例。如addu 0()；其中add是你的子模块名称，()是子模块输入输出信号对应的信号，u0是自定义的，随便写这个就行了。如果要多次调用这个子模块，可以设置为u1/u2........................................................................................................................................................建议你多看看verilog的书。
(1)编译dcm时钟控制测试程序时，设置了ip，实例化了输出。合成过程中出错:XST:2035 porthasillegalconnections。这个portisconnectedtoaninputbufferdother组件。找到的解决方案是禁用自动I/obufferinterference功能。具体方法是右键合成，然后属性> Xilinxspecificances。
电路图？你是说RTL水平图？你可以在下面的分类中找到这个选项。点击synthesize前面的 号，下面有ViewRTLSchematic。双击后弹出一个向导，选择第一项，然后打开弹出窗口中所有的 号，选择所有的，点击添加，就可以创建schematic了。
7、怎么将 ise与modelsim联合生成ISE仿真库文件，启动" All程序" Xilinxisediesignsuits > iSesintools > Tools > Simulation library implementation Wizard选择需要的版本。对于这个版本，选择modelsimSE，选择语言，支持的FPGA芯片和库类型，点击生成，这个过程可能需要10分钟以上。
