verilog hdlTiming程序Always @(POSEDGECLK)begin clk _ 2hz求大用verilogHDL编写程序:Modulecall然后VerilogHDL代码实现的部分如下:module led _ run (clk，verilogverilog-1程序设计语言详解。全书共分13章，涵盖verilog-1/语言、建模、同步设计等基本概念，例子包括各种加法器/计数器、乘法器/除法器、编码器/解码器、状态机、spimastercontroller、i2cmastercontroller、canprotocolcontroller、存储器模块、jpeg图像压缩模块、加密模块、ata控制器、8位risccpu等，并且每个示例模块对应的测试平台都具有很强的实用性和代表性，每个示例都给出了介绍、功能分析、程序代码和结果演示。
1、求 verilogHDL语言大神,解释一下 程序意思,最好能每行注释一下,感激不尽...moduleHDLC(RXD、RXCLK、RXSET、TXCLK、TXD、TXDS)；//模块头，verilog95 style inputr xd；//输入信号inputRXCLK//输入时钟inputRXSET//输入复位信号outputmodulebcd (input _ clk，//clockinput _ rst _ b，//reset _ set，//setinput [3: 0] i _ set _ data，//input _ add，//input _ del，//outputreg [
//outputrego_under_flow//)参数_ OVER _ B4 B1001参数_ ZERO _ B4 B0000always @(posedgei _ clkornegedgi _ rst)if(！i_rst)开始数。
